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台积电与开放创新平台设计生态环境伙伴联手推出16FinFET及3D积体电路参考流

新奇近年 2020-06-24
台积电与开放创新平台设计生态环境伙伴联手推出16FinFET及3D积体电路参考流

台湾半导体大厂台积电(TSMC) 9月17日宣布,在开放创新平台(Open Innovation Platform, OIP)架构下成功推出三套全新经过硅晶验证的参考流程,协助客户实现16FinFET系统单晶片(SoC)与三维晶片堆叠封装设计,电子设计自动化领导厂商与台积公司已透过多种晶片测试载具合作开发并完成这些参考流程的验证。

台积电全新的参考流程如下:

1、16FinFET数位参考流程,提供完整的技术支援协助解决后平面式(Post-Planar)晶片设计的挑战,包括粹取(Extraction)、量化线距布局(Quantized Pitch Placement)、低VDD电压操作、电迁移、以及电源管理。

2、16FinFET客製化设计参考流程,提供包括类比、混合信号、客製化数位与记忆体等电晶体级客製化设计与验证。

3、3D积体电路(3D IC)参考流程,能够克服以三维堆叠方式进行垂直整合时所带来的新挑战。

台积电研究发展副总经理侯永清博士表示:「这些参考流程让设计人员能够立即採用台积电的16FinFET製程技术进行设计,并且为发展穿透电晶体堆叠(Through Transistor Stacking, TTS)技术的三维积体电路铺路。对于台积电及其开放创新平台设计生态环境伙伴而言,及早并完整地提供客户先进的硅晶片与生产技术着实是一项重大的里程碑。」

16FinFET数位参考流程

16FinFET数位参考流程使用ARM CortexTM-A15多核心处理器做为验证载具,协助设计人员採用此项新技术克服与FinFET结构相关的挑战,包括複杂的三维电阻电容模型(3D RC Modeling)与量化元件宽度(Quantized Device Width)。此参考流程亦提供改善16奈米製程功耗、效能与面积的方法,包括低电压操作分析、高电阻层绕线最佳化以便将电路电阻降到最低、以及针对以路径与绘图为基础的分析(Path-Based Analysis and Graphic-Based Analysis)进行比对以改善自动布局绕线(Automatic Place and Route, APR)的时序收敛(Timing Closure)。

16FinFET客製化设计参考流程

16FinFET客製化设计参考流程藉由解决在16FinFET製程下複杂度提升的挑战来协助客户实现客製化设计,并提供符合16奈米製造及可靠性之设计法则。

三维积体电路(3D IC)参考流程

三维积体电路製程藉由整合多个晶片于同一系统上以显着提升在尺寸微缩、功耗与效能方面的优势,台积公司提供的三维积体电路参考流程能够解决以三维堆叠方式进行垂直整合时所带来的新挑战,其主要特性包括穿透电晶体堆叠技术、硅穿孔(Through Silicon Via, TSV)/微凸块及背面金属绕线(Microbump and Back-side Metal Routing)、以及硅穿孔对硅穿孔耦合粹取(TSV-to-TSV Coupling Extraction)。

关于开放创新平台OIP

OIP係在晶片设计产业、台积公司设计生态系统合作伙伴以及台积公司的硅智财、晶片设计与可製造性设计服务、製程技术以及后段封装测试服务之间加速即时创新。它拥有多个互通的设计生态系统介面以及由台积公司与合作伙伴协同开发出的构成要素,这些构成要素係由台积公司主动发起或提供支援。透过这些介面以及基本元件,可以更有效率地加速整个半导体产业供应链每个环节的创新,并促使整个产业得以创造及分享更多的价值。开放创新平台的成果包括参考流程、第三方硅智财验证、台积公司元件库硅智财、设计套件、以及线上设计入口网站。

关于台积电

台积电 (TSMC) 是全球最大的专业积体电路製造服务公司,预计2013年将拥有足以生产相当于1,650万片八吋晶圆的产能,其中包括三座先进的GIGAFAB 十二吋晶圆厂 (晶圆十二厂、晶圆十四厂及晶圆十五厂)、四座八吋晶圆厂 (晶圆三、五、六及八厂)、一座六吋晶圆厂(晶圆二厂)。此外,台积公司亦有来自其转投资子公司美国WaferTech公司以及台积电(中国)有限公司充沛的产能支持。台积公司係首家使用28奈米製程技术为客户成功试产晶片的专业积体电路服务公司,其企业总部位于台湾新竹。

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